`timescale 1ns / 1ps

////////////////////////////////////////////////////////////////////////////////
// Company: 
// Engineer:
//
// Create Date:   20:44:43 05/31/2015
// Design Name:   Instruciones
// Module Name:   D:/Libraries/Documents/Ingenieria en computacion/Arquitectura Computadoras/TrabajoFinalArquitectura/trunk/Final-Mips/test.v
// Project Name:  Final-Mips
// Target Device:  
// Tool versions:  
// Description: 
//
// Verilog Test Fixture created by ISE for module: Instruciones
//
// Dependencies:
// 
// Revision:
// Revision 0.01 - File Created
// Additional Comments:
// 
////////////////////////////////////////////////////////////////////////////////

module test;

	// Inputs
	reg clk;
	reg [31:0] addr;
	reg ena;

	// Outputs
	wire [31:0] data;

	// Instantiate the Unit Under Test (UUT)
	Instruciones uut (
		.clk(clk), 
		.addr(addr), 
		.data(data), 
		.ena(ena)
	);

	initial begin
		// Initialize Inputs
		clk = 0;
		addr = 0;
		ena = 0;

		// Wait 100 ns for global reset to finish
		#100;
      addr = 4;  
		// Add stimulus here

	end
always begin
 #1; clk = ~clk;
 end
endmodule

